450-4029/03 – Programování hradlových polí (PHP)
| Garantující katedra | Katedra kybernetiky a biomedicínského inženýrství | Kredity | 4 |
| Garant předmětu | Ing. Vladimír Kašík, Ph.D. | Garant verze předmětu | Ing. Vladimír Kašík, Ph.D. |
| Úroveň studia | pregraduální nebo graduální | Povinnost | volitelný odborný |
| Ročník | | Semestr | zimní |
| | Jazyk výuky | čeština |
| Rok zavedení | 2018/2019 | Rok zrušení | 2022/2023 |
| Určeno pro fakulty | FEI | Určeno pro typy studia | navazující magisterské |
Cíle předmětu vyjádřené dosaženými dovednostmi a kompetencemi
Cílem předmětu je seznámit studenty s moderními prostředky pro návrh a realizaci složitých logických obvodů. Náplň výuky koresponduje s požadavky na vysokou hustotu integrace, obvodovou rychlost, nízkou energetickou spotřebu a spolehlivost logických obvodů. Po absolvování předmětu jsou studenti schopni zvolit pro řešený úkol vhodné vývojové prostředky a provést návrh a implementaci kombinačních a sekvenčních logických funkcí na základě zadaných požadavků. Následně jsou schopni logický návrh odladit v logickém simulátoru. Vstupní návrh přitom zadávají ve formě schématu, stavového diagramu nebo popisu v jazyce VHDL.
Vyučovací metody
Přednášky
Individuální konzultace
Experimentální práce v laboratoři
Projekt
Anotace
Předmět se zabývá technikou návrhu programovatelných logických součástek,
především typu FPGA a CPLD. Na několika představitelích je popsána vnitřní
architektura těchto součástek. Do návrhových technik je zařazen popis obvodů
pomocí schématu, stavového diagramu i jazyka VHDL. Zvláštní pozornost je
věnována některým specifickým aspektům použitých technik: synchronní návrh,
inkrementální návrh, hierarchické struktury návrhu, a další.
Na cvičeních se studenti seznámí s vývojovým prostředím pro návrh, simulaci a
implementaci projektu. Zároveň si průběžně experimentálně ověří dosažené výsledky na vývojových deskách s obvody FPGA.
Povinná literatura:
Doporučená literatura:
Forma způsobu ověření studijních výsledků a další požadavky na studenta
Průběžná kontrola studia: 5 testů průběžné kontroly, 1 samostatný projekt.
Podmínky udělení zápočtu: Student je klasifikován na základě 5 testů za 2-4 body, 1 samostatného projektu za 10-20 bodů. Zkouška - Písemná část - závěrečný test - 25 - 50 bodů. Ústní část 5 - 10 bodů. Celkové hodnocení 51 - 100 bodů dle studijního řádu.
E-learning
Další požadavky na studenta
Podmínkou udělení zápočtu je také 80% účast ve výuce.
Prerekvizity
Předmět nemá žádné prerekvizity.
Korekvizity
Předmět nemá žádné korekvizity.
Osnova předmětu
Přednášky:
1. Základní funkční bloky v logických obvodech. Programovatelné logické obvody PAL, GAL, FPGA, CPLD. Srovnání HW a SW realizace logických funkcí.
2. Architektura programovatelných obvodů FPGA. Řada Xilinx Spartan-6.
3. Způsoby návrhu FPGA a CPLD. Schématický návrh, jazyk VHDL pro popis logických struktur.
4. Návrh základních typů kombinačních logických obvodů: hradla, multiplexor, dekodér, sčítačka, komparátor.
5. Návrh základních typů sekvenčních logických obvodů: D-klopný obvod, datový a posuvný registr, čítače.
6. Hierarchický návrh číslicového systému.
7. Stavové automaty a jejich implementace v FPGA. Využití ve vestavěných řídicích systémech.
8. Implementace pamětí v FPGA. Bloková a distribuovaná paměť, vícebránové paměti.
9. Prvky DSP na platformě FPGA. Využití v lékařské přístrojové technice.
10. Návrh a použití IP maker. Core Generator.
11. Specifické prvky architektur FPGA. Obvody pro úpravu hodinového signálu, HW násobičky.
12. Přechodné děje v logických systémech. Synchronní a asynchronní návrh. Hazardy a jejich eliminace.
13. Podpůrné obvody pro realizaci logického systému s FPGA. Obvody pro napájení a styk s okolím.
Laboratoře:
1. Seznámení s obsahem cvičení a podmínkami pro zápočet. Úvod do vývojového prostředí Xilinx ISE. Vývojová deska Nexys-3, -4. Projekt „světelný had“.
2. Vývojové prostředí Xilinx ISE: Project navigator, schématický návrh, HDL editor. Syntéza a implementace návrhu.
3. Příklad kombinačního logického obvodu: aritmetická jednotka. Zadání samostatné úlohy.
4. Synchronní návrh logických systémů, připojení hodinového signálu, oddělovač GBUF.
5. Příklady sekvenčních logických obvodů. Návrh čítačů.
6. Xilinx ISE: Hierarchická struktura návrhu, sběrnice, logický simulátor, implementace návrhu. časová simulace, časová analýza.
7. Implementace stavového automatu v FPGA. Pokračování na samostatné úloze.
8. Xilinx ISE: Implementace sériového rozhraní v FPGA.
9. Pokračování na samostatné úloze.
10. Pokračování na samostatné úloze.
11. Příklady návrhu základních funkčních bloků. Pokračování na samostatné úloze.
12. Pokračování na samostatné úloze. Implementace a ladění projektu na vývojové desce.
13. Seminář: Odevzdání a obhájení samostatného projektu, udělení zápočtu.
Podmínky absolvování předmětu
Výskyt ve studijních plánech
Výskyt ve speciálních blocích
Hodnocení Výuky