455-0094/01 – Programování hradlových polí (PHP)

Garantující katedraKatedra měřicí a řídicí technikyKredity4
Garant předmětuIng. Vladimír Kašík, Ph.D.Garant verze předmětuIng. Vladimír Kašík, Ph.D.
Úroveň studiapregraduální nebo graduálníPovinnostpovinně volitelný
RočníkSemestrletní
Jazyk výukyčeština
Rok zavedení2002/2003Rok zrušení2002/2003
Určeno pro fakultyFEIUrčeno pro typy studiamagisterské
Výuku zajišťuje
Os. čís.JménoCvičícíPřednášející
KAS73 Ing. Vladimír Kašík, Ph.D.
Rozsah výuky pro formy studia
Forma studiaZp.zak.Rozsah
prezenční Zápočet a zkouška 2+3

Cíle předmětu vyjádřené dosaženými dovednostmi a kompetencemi

Cílem předmětu je seznámit studenty s moderními prostředky pro návrh a realizaci složitých logických obvodů. Náplň výuky koresponduje s požadavky na vysokou hustotu integrace, obvodovou rychlost, nízkou energetickou spotřebu a spolehlivost logických obvodů. Po absolvování předmětu jsou studenti schopni zvolit pro řešený úkol vhodné vývojové prostředky a provést návrh a implementaci kombinačních a sekvenčních logických funkcí na základě zadaných požadavků. Následně jsou schopni logický návrh odladit v logickém simulátoru. Vstupní návrh přitom zadávají ve formě schématu, stavového diagramu nebo popisu v jazyce VHDL.

Vyučovací metody

Anotace

Cílem předmětu je seznámit studenty s moderními prostředky pro návrh a realizaci složitých logických obvodů. Náplň výuky koresponduje s požadavky na vysokou hustotu integrace, obvodovou rychlost, nízkou energetickou spotřebu a spolehlivost logických obvodů. Po absolvování předmětu jsou studenti schopni zvolit pro řešený úkol vhodné vývojové prostředky a provést návrh a implementaci kombinačních a sekvenčních logických funkcí na základě zadaných požadavků. Následně jsou schopni logický návrh odladit v logickém simulátoru. Vstupní návrh přitom zadávají ve formě schématu, stavového diagramu nebo popisu v jazyce VHDL. Předmět se zabývá technikou návrhu programovatelných logických součástek, především typu FPGA a CPLD. Na několika představitelích je popsána vnitřní architektura těchto součástek. Do návrhových technik je zařazen popis obvodů pomocí schématu, stavového diagramu i jazyka VHDL. Zvláštní pozornost je věnována některým specifickým aspektům použitých technik: synchronní návrh, inkrementální návrh, synchronní návrh, hierarchické struktury návrhu, a další. Na cvičeních se studenti seznámí s vývojovým prostředím pro návrh, simulaci a implementaci projektu. Zároveň si experimentálně ověří dosažené výsledky na vývojových deskách.

Povinná literatura:

Líška, M. - Šulo, V - Strelec, J.: Programovatelná logická pole. Praha, Grada a.s., 1993, ISBN: 80-85623-26-9. The Programmable Logic Databook , Xilinx Inc., 1999. Bernard, J.B. - Hugon, J. - Le Corvec, R.: Od logických obvodů k mikroprocesorům. SNTL, Praha, 1988. Berge, J.: VHDL Designer's Reference. Dordrecht, Kluwer Academic, 1992. Mirkowski, J. - Kapustka,M. - Skowroński, Z. - Biniszkiewicz, A.: EVITATM Interactive VHDL Tutorial REV.2.1. Henderson, ALDEC, Inc., 1998.

Doporučená literatura:

Forma způsobu ověření studijních výsledků a další požadavky na studenta

Průběžná kontrola studia: test průběžné kontroly a 2 samostatné práce Podmínky udělení zápočtu: 20 - 40 bodů.

E-learning

Další požadavky na studenta

Prerekvizity

Předmět nemá žádné prerekvizity.

Korekvizity

Předmět nemá žádné korekvizity.

Osnova předmětu

Přednášky: Programovatelné logické obvody PAL, GAL. Srovnání HW a SW realizace logických funkcí. Architektura FPGA Xilinx řady 4000. Konfigurovatelné logické bloky CLB, IOB, propojovací síť. Prostředky návrhu obvodů FPGA. Xilinx Foundation: schématický editor, LogiBLOX. Simulace a implementace logického návrhu. Vytvoření konfiguračního souboru, ladění. Jazyk VHDL pro popis logických funkcí. Struktura návrhu, entita, signál, datové typy. Popis kombinačních logických funkcí v jazyce VHDL. Souběžné přiřazení, multiplexor, zpoždění. Popis sekvenčních logických funkcí v jazyce VHDL. Proces, proměnná, synchronizace. Stavový diagram jako nástroj pro popis sekvenční logické funkce. Editor stavových diagramů. Hazardy v logických systémech a způsoby jejich eliminace. Synchronní a asynchronní návrh logických systémů. Specifické prvky architektur FPGA. Inkrementální návrh, EPIC. Programovatelné obvody Xilinx řady 5200, 9500, Virtex. Norma IEEE 1149.1 Boundary-Scan. Podpůrné obvody pro realizaci logického systému s FPGA. Obvody pro napájení a styk s okolím. Architektury PLD jiných výrobců (Altera, Lattice, ). Návrh některých standardizovaných funkčních bloků v FPGA. Mikroprocesorové jádro (core). Cvičení: Seznámení s obsahem cvičení a podmínkami pro zápočet. Kombinační a sekvenční logické funkce. Test č.1: Programovatelná hradlová pole - základní pojmy, využití, architektura XC4000. Zadání 2. samostatné práce: Návrh, simulace a implementace logického systému s prostředky VHDL. Seminář: Odevzdání a obhájení 2. samostatné práce, udělení zápočtu. Laboratoře: Pokračování na 1. samostatné práci. Příklad stavového automatu - zabezpečovací zařízení, návrh a simulace. Synchronní návrh logických systémů, připojení hodinového signálu, oddělovač GBUF. Hierarchický návrh, smíšený návrh. Využití LUT jako paměti, dvouportová paměť, definice obsahu. Pokračování na samostatné úloze. Návrh a simulace popisu v jazyce VHDL. Pokračování na samostatné úloze. Implementace a ladění projektu na vývojové desce. Počítačové laboratoře: Seznámení s vývojovým prostředím pro návrh obvodů FPGA. Vývojové prostředí Xilinx Foundation: Schématický editor, knihovna součástek, LogiBLOX. Zadání 1. samostatné práce: Návrh, simulace a implementace logického systému v obvodu FPGA. Xilinx Foundation: Hierarchická struktura návrhu, sběrnice, logický simulátor, implementace návrhu. časová simulace, časová analýza, EPIC. Xilinx Foundation: funkční a časová simulace, časová analýza, EPIC. Implementace sériového rozhraní v FPGA. Odevzdání 1. samostatné práce. Návrh logické funkce stavovým diagramem. Rozbor v jazyce VHDL.

Podmínky absolvování předmětu

Prezenční forma (platnost od: 1960/1961 letní semestr)
Název úlohyTyp úlohyMax. počet bodů
(akt. za podúlohy)
Min. počet bodů
Zápočet a zkouška Zápočet a zkouška 100 (145) 51
        Zkouška Zkouška 100  0
        Zápočet Zápočet 45  0
Rozsah povinné účasti:

Zobrazit historii

Výskyt ve studijních plánech

Akademický rokProgramObor/spec.Spec.FormaJazyk výuky Konz. stř.RočníkZLTyp povinnosti
2002/2003 (M2612) Elektrotechnika a informatika (2601T004) Měřicí a řídicí technika P čeština Ostrava povinně volitelný stu. plán
2002/2003 (M2612) Elektrotechnika a informatika (2612T018) Elektronika a sdělovací technika P čeština Ostrava povinně volitelný stu. plán
2002/2003 (M2612) Elektrotechnika a informatika (2642T004) Elektrické stroje, přístroje a pohony (10) Elektrické stroje a přístroje P čeština Ostrava povinně volitelný stu. plán
2002/2003 (M2612) Elektrotechnika a informatika (2642T004) Elektrické stroje, přístroje a pohony (20) Elektrické pohony a výkonová elektronika P čeština Ostrava povinně volitelný stu. plán
2002/2003 (M2612) Elektrotechnika a informatika (3902T023) Inženýrská informatika P čeština Ostrava povinně volitelný stu. plán
2002/2003 (M2612) Elektrotechnika a informatika (3907T001) Elektroenergetika P čeština Ostrava povinně volitelný stu. plán
2002/2003 (M2612) Elektrotechnika a informatika (2601T004) Měřicí a řídicí technika P čeština Ostrava 4 volitelný odborný stu. plán

Výskyt ve speciálních blocích

Název blokuAkademický rokForma studiaJazyk výuky RočníkZLTyp blokuVlastník bloku