455-0910/01 – Electronic Circuits Designing with VHDL Tools Support ()

Gurantor departmentDepartment of Measurement and ControlCredits0
Subject guarantorprof. Ing. Karel Vlček, CSc.Subject version guarantorprof. Ing. Karel Vlček, CSc.
Study levelpostgraduateRequirementChoice-compulsory
YearSemesterwinter + summer
Study languageCzech
Year of introduction1960/1961Year of cancellation2005/2006
Intended for the facultiesFEIIntended for study typesDoctoral
Extent of instruction for forms of study
Form of studyWay of compl.Extent
Full-time Credit and Examination 2+0
Combined Credit and Examination 2+0

Subject aims expressed by acquired skills and competences

Teaching methods

Summary

Designing of integrated circuits is possible only on the basis of abstraction of VHDL, respective Verilog. The initial design is created as an abstract model of system, and it is changed to more precise one by supported tool circuits for easy tests. This complex process is possible to fulfil by HDL. The VHDL represent the program tools, which are able describe the designed circuit on the level of functional blocks, on the data-flow level as well as on the level of description of logic net description. Knowledge of dependences between the levels is a condition of successful design. The VHDL was accepted as IEEE standard in 1987 under number 1076-1987. A new standard IEEE 1076-1993 is widely used as a tool for design, modelling, verification, and test deign simulation including built-in self-test, defined as a Supplement B IEEE Std. 1076.

Compulsory literature:

Recommended literature:

Way of continuous check of knowledge in the course of semester

Průběžná kontrola studia: Zpracování samostatného projektu

E-learning

Další požadavky na studenta

Prerequisities

Subject has no prerequisities.

Co-requisities

Subject has no co-requisities.

Subject syllabus:

Přednášky: Základní prvky jazyka pro popis číslicových obvodů. Popis chování, popis struktury. Pojem entita, relace, souběžné procesy, definice pole, vektorů a proměnných veličin. Předdefinované typy, funkce, tvorba knihovních prvků, popis kombinačních a sekvenčních obvodů. Typové konstrukty. Zápis seznamu veličin pro start událostí.Operátory, řezy, konverse bitů na boolovské proměnné. U-logika. Souběžné procesy - příklady. Způsob reakce modelu na různě uspořádané seznamy proměnných funkce sekvenčních obvodů. Konstrukty s příkazem WAIT. Rozdíly vlastností proměnných a signálů.Popis obvodových struktur pomocí hierarchicky strukturovaných konstruktů. Vztah proměnné k procesu jako lokální veličiny, signálu jako globální veličiny. Zdroje signálů. Standartní a uživatelské zapouzdření. Struktura podprogramů ve formě procedury a funkce. Vedlejší efekty, popis bran, instrukce návratu. Třídy objektů, funkce rozhraní. Podprogramy, standardní typy, knihovní prvky, hierarchická struktura knihoven. Vytváření souborů dat pro simulace. Sekvenční proměnné, operátory.Způsoby zápisu atributů -type, -range, -value, - signal, -function a -constant. Předdefinované atributy, uživatelské atributy, stejná jména různých funkcí, přeměna typů. Funkce času ve VHDL. Sestavení signálů, způsob řízení činnosti modelu. Vytváření dynamicky obsazovaného pole. Syntaxe výrazu DELAY. Potlačení pulsů kratších než zpoždění, přenos jakýchkoliv pulsů polynomů. Použití u-logiky. Pospojování, sdružení veličin. Asynchronní zpětná vazby, posuvný registr. Příklady konstruktů, strukturování. BSDL - jazyk pro popis prostředků Boundary-Scan Testing dle IEEE Std 1149.1.Typové konstrukty systému Boundary-Scan Testing. Způsob návrhu struktury a testů B-ST.

Conditions for subject completion

Full-time form (validity from: 1960/1961 Summer semester, validity until: 2012/2013 Summer semester)
Task nameType of taskMax. number of points
(act. for subtasks)
Min. number of points
Exercises evaluation and Examination Credit and Examination 100 (145) 51
        Examination Examination 100  0
        Exercises evaluation Credit 45  0
Mandatory attendence parzicipation:

Show history

Occurrence in study plans

Academic yearProgrammeField of studySpec.FormStudy language Tut. centreYearWSType of duty
2005/2006 (P2645) Electrical Engineering, Communication and Computer systems (2612V015) Electronics P Czech Ostrava Choice-compulsory study plan
2004/2005 (P2645) Electrical Engineering, Communication and Computer systems (2612V015) Electronics P Czech Ostrava Choice-compulsory study plan
2003/2004 (P2645) Electrical Engineering, Communication and Computer systems (2612V015) Electronics P Czech Ostrava Choice-compulsory study plan
2002/2003 (P2612) Electrical Engineering and Computer Science (2612V015) Electronics P Czech Ostrava Choice-compulsory study plan
2001/2002 (P2612) Electrical Engineering and Computer Science (2612V015) Electronics P Czech Ostrava Choice-compulsory study plan

Occurrence in special blocks

Block nameAcademic yearForm of studyStudy language YearWSType of blockBlock owner