455-0920/01 – Languages for Designing HDL (Hardware Design Language) ()

Gurantor departmentDepartment of Measurement and ControlCredits0
Subject guarantorprof. Ing. Karel Vlček, CSc.Subject version guarantorprof. Ing. Karel Vlček, CSc.
Study levelpostgraduateRequirementChoice-compulsory
YearSemesterwinter + summer
Study languageCzech
Year of introduction1960/1961Year of cancellation2005/2006
Intended for the facultiesFEIIntended for study typesDoctoral
Extent of instruction for forms of study
Form of studyWay of compl.Extent
Full-time Credit and Examination 2+0
Part-time Credit and Examination 2+0

Subject aims expressed by acquired skills and competences

Teaching methods

Summary

Application of Hardware Design Languages (HDL = VHDL or Verilog), which are generally accepted as means of description, is a good way for design, simulation and implementation of Application Specific Integrated Circuits (ASIC). The HDL is actually necessary and obvious part of description of computer systems, due to economics enhancement as well as computer reliability. The methodology makes better computer reliability and innovation cycle shortening of application units. The language for design automation Very High-Speed Integrated Circuits Hardware Description Language (VHDL) is a basic mean, which makes possible to design applications of computer units in the form of modern electronic circuits on the basis of project documentation of boards with programmable elements CPLD, FPGA a FPAA. The support of the design contains circuit verification by simulation on the behavioural, data flow or structure levels. Non-dividing part of the circuit design is the test design, which is supported by Boundary Scan Design Language (BSDL), which can was defined as so called B-Supplement of the VHDL. The exercises of the course are supported by professional program environment GALILEO of Mentor Graphics under operational system UNIX, which run on the workstations APOLLO. The user environment of interactive design ACTIVE CAD and ACTIVE VHDL of Aldec deliver another program support.

Compulsory literature:

Recommended literature:

Way of continuous check of knowledge in the course of semester

Průběžná kontrola studia: Zpracování samostatného projektu

E-learning

Další požadavky na studenta

Prerequisities

Subject has no prerequisities.

Co-requisities

Subject has no co-requisities.

Subject syllabus:

Přednášky: Základní prvky jazyka. Popis chování, popis struktury. Pojem entita, relace, souběžné procesy, definice pole, vektorů a proměnných veličin. Předdefinované typy, funkce, tvorba knihovních prvků, popis kombinačních a sekvenčních obvodů. Typové konstrukty. Zápis seznamu veličin pro start událostí. Operátory, řezy, konverse bitů na boolovské proměnné. U-logika. Souběžné procesy - příklady. Funkce sekvenčních obvodů. Konstrukty s příkazem WAIT. Rozdíly vlastností proměnných a signálů. Vztah proměnné k procesu jako lokální veličiny, signálu jako globální veličiny. Zdroje signálů. Standardní a uživatelské zapouzdření. Struktura podprogramů ve formě procedury a funkce. Třídy objektů, funkce rozhraní. Podprogramy, standardní typy, knihovní prvky, hierarchická struktura knihoven. Vytváření souborů dat pro simulace. Sekvenční proměnné, operátory. Předdefinované atributy, uživatelské atributy, stejná jména různých funkcí, přeměna typů. Funkce času ve VHDL. Sestavení signálů, způsob řízení činnosti modelu. Vytváření dynamicky obsazovaného pole. Syntaxe výrazu DELAY. Použití u-logiky. Pospojování, sdružení veličin. Příklady konstruktů, strukturování. BSDL - jazyk pro popis prostředků Boundary-Scan Testing dle IEEE Std 1149.1. Typové konstrukty systému Boundary-Scan Testing. Způsob návrhu struktury a testů B-ST.

Conditions for subject completion

Full-time form (validity from: 1960/1961 Summer semester, validity until: 2012/2013 Summer semester)
Task nameType of taskMax. number of points
(act. for subtasks)
Min. number of points
Exercises evaluation and Examination Credit and Examination 100 (145) 51
        Examination Examination 100  0
        Exercises evaluation Credit 45  0
Mandatory attendence parzicipation:

Show history

Occurrence in study plans

Academic yearProgrammeField of studySpec.ZaměřeníFormStudy language Tut. centreYearWSType of duty
2005/2006 (P2646) Information Technology (1801V002) Computer Science and Applied Mathematics P Czech Ostrava Choice-compulsory study plan
2004/2005 (P2646) Information Technology (1801V002) Computer Science and Applied Mathematics P Czech Ostrava Choice-compulsory study plan
2003/2004 (P2646) Information Technology (1801V002) Computer Science and Applied Mathematics P Czech Ostrava Choice-compulsory study plan
2002/2003 (P2612) Electrical Engineering and Computer Science (1801V002) Computer Science and Applied Mathematics P Czech Ostrava Choice-compulsory study plan
2001/2002 (P2612) Electrical Engineering and Computer Science (1801V002) Computer Science and Applied Mathematics P Czech Ostrava Choice-compulsory study plan

Occurrence in special blocks

Block nameAcademic yearForm of studyStudy language YearWSType of blockBlock owner